Динамичке полупроводничке меморије

Свака меморијска ћелија у статичкој RAM меморији састоји се од најмање четири до шест транзистора. Да би се реализовала меморија са већом густином паковања конструисана је меморија са само једним транзистором и једним кондензатором по меморијској ћелији. Код овакве меморије информација се памти као електрично пуњење кондензатора. На слици 5. је приказана једна ћелија динамичке меморије. Код ове ћелије се информација памти на тај начин што се, приликом уписа, на линију „селекција колоне“ доведе напон VDD или 0, а када се изабере ред, MOSFET транзистор постаје проводан тако да се кондензатор CM напуни на напон VDD или се испразни на 0V. Приликом читања меморијске ћелије, такође се изабере ред, тако да се, кроз проводни транзистор, напон са кондензатора CM преноси на линију селекције колоне и може се прочитати.

Слика 5. једна ћелија динамичке меморије

слика 5. једна ћелија динамичке меморије

Да би се постигла велика густина паковања, кондензатор у меморијским ћелијама је веома малих димензија, па је и капацитивност кондензатора веома мала (реда 10-13F). Кад би отпорност MOS транзистора, за време док је непроводан, била бесконачно велика, напон на кондензатору би остао непромењен све до поновног избора реда. Али, непроводни MOS транзистор има коначну отпорност. Када је на кондензатору CM запамћена јединица (напон VDD), због коначне отпорности и мале капацитивности кондензатора, напон на кондензатору експоненцијално опада и након неколико ms запамћена информација би се изгубила. Да се ово не би догодило, сваких 2 до 4ms треба поново уписивати информацију у меморијску ћелију. Поновни упис се назива освежавање садржаја, а RAM меморија која садржи ћелије којима је неопходно периодично освежавање се назива динамичка RAM меморија, или скраћено DRAM.

слика 6. једна колона динамичке меморије

слика 6. једна колона динамичке меморије

Свака ћелија меморије се састоји од једног MOS транзистора и једног меморијског кондензатора CMi. Код меморија великог капацитета број ћелија прикључених на једну колону може бити више хиљада, тако да је линија колоне релативно дугачка и са подлогом чипа формира паразитну капацитивност Cp, која је 10 до 20 пута већа од капацитивности CMi. Постојање капацитивности Cp проузрокује да је, приликом читања, промена напона на линији колоне свега 100-200mV, зато што изабрани кондензатор CMi заједно са паразитном капацитивношћу Cp формира капацитивни разделник напона. Због тога се за детекцију напонског, односно логичког нивоа на линији колоне, користи осетљиви појачавач А са прагом провођења подешеним на напон VTA. Ако је напонски ниво Vul>VTA, на излазу појачавача биће Vizl=VDD (логичка јединица), а ако је улазни ниво напона мањи од прага провођења, на излазу појачавача ће бити нулти напонски, односно логички ниво. За време док ни једна од меморијских ћелија није прикључена на линију колоне транзистор T3 је проводан и улаз појачавача Vul је прикључен на напон једнак прагу провођења појачавача, односно, кондензатор Cp је напуњен на напон VTA. То значи да је и линија колоне на нивоу логичке јединице. Да би се колона активирала потребно је на ову линију довести ниво логичке нуле.

Временски дијаграм уписа, читања и освежавања садржаја i-те меморијске ћелије у колони меморије

слика 7. временски дијаграм уписа, читања и освежавања садржаја i-те меморијске ћелије у колони меморије

слика 7. временски дијаграм уписа, читања и освежавања садржаја i-те меморијске ћелије у колони меморије

Претпоставимо је да је ранији садржај ћелије i био 1, односно да је на меморијском кондензатору CMi напон већи од VTM, где је VTM минималан напон на меморијском кондензатору који ће се детектовати као логичка јединица.

– у тренутку t0 изабрана је i-та ћелији постављањем Yi=1 (линија „селекција реда“). TMi постаје проводан и прикључује CMi на линију колоне. Истовремено се сигналом SEL=1 искључује транзистор T3.
– у тренутку t1, генерисањем уписног сигнала W, пошто је DIN=0, кондензатор Cp се празни преко T2, а преко још увек проводног TMi и кондензатор меморијске ћелије CMi. Напони Vul и Vizl постају нула.
– у тренутку t2 укида се сигнал за упис W и сигнал Yi, чиме постаје SEL=0. Преко T3 се на улаз појачавача прикључује VTA. Излазни напон појачавача постаје неодређен с обзиром да је напон VTA напон прага провођења (зато је и обележен шрафираном ознаком на временском дијаграму). Напон VMi на меморијском кондензатору CMi остаје 0. Овим је у меморијску ћелију i уписана вредност логичке нуле.
– да би се прочитао садржај ћелије i, у тренутку t3 поново је изабрана ћелија i постављањем Yi=1. Због SEL=1 искључује се T3 и Cp се празни преко CMi тако да напон на линији колоне постаје нижи од VTA што проузрокује да излазни напон појачавача буде 0.
– у тренутку t4, генерисањем R=1, укључује се T1 чиме се кондензатори Cp и CMi празне кроз малу излазну отпорност појачавача. Овим је регенерисан нулти напонски ниво на меморијском кондензатору CMi.
– да би претходно запамћена информација у ћелији i била доступна на излазном прикључку DOUT, у времену између t4 и t5, синхронизовано са сигналом R, треба генерисати сигнал OE.
– у времену између t5 и t6 на кондензатору CMi остаје нулти напон, а Vizl је неодређен, пошто је Vul=VTA.
– упис логичке јединице у локацију i почиње у тренутку t6 избором ћелије. Пошто је CMi био празан напон Vul пада испод нивоа VTA, тако да постаје Vizl=0.
– у тренутку t7 сигналом уписа W отвара се T2, тако да се напон са улаза DIN преноси на линију колоне, чиме се CMi и Cp пуне на напон VDD.
– у тренутку t8, када постаје Yi=0, кочи се транзистор TMi и меморијски кондензатор остаје напуњен на напону VDD. Транзистор T3 је проводан па због тога напон линије колоне пада на VTA. Због коначне отпорности закоченог транзистора TMi, кондензатор CMi се празни и запамћени напон опада по експоненцијалном закону. Ако читање уследи пре него што напон VMi опадне до напона VTM, селекцијом i-те ћелије пораст напона Vul ће бити довољан да излазни појачавач детектује висок логички ниво. Ако напон кондензатора опадне испод напона VTM, информација ће бити изгубљена.
– читање запамћене јединице почиње у тренутку t9, поновним избором i-те ћелије. Напон Vul се повећава тако да је на излазу појачавача напон VDD.
– у тренутку t10 сигналом R укључује се транзистор T1 чиме напон линије колоне поново постаје VDD, што допуњава меморијски кондензатор на напон VDD, тако да је претходно запамћено стање „освежено“.
– у тренутку t11 уклањањем сигнала селекције (SEL) и сигнала читања, напон на меморијском кондензатору поново почиње да опада. Да би информација остала запамћена, односно да би се освежило запамћено стање, неопходно је да се циклус читања понови пре него што VMi опадне на VTM. Код реалних меморија време држања напона на меморијском кондензатору износи неколико ms.
– освежавање садржаја ћелије i се понавља у временском периоду од t12 до tl4.

Напон DIN на временском дијаграму приказан је са два напонска нивоа (црвена и зелена линија) како би се назначило да се у ћелију може уписивати и 0 и 1.

Организација динамичке меморије

Дигитални системи у којима се користе меморије немају потребу да читају све меморијске локације у регуларним временским интервалима. Ако је меморија великог капацитета адресирање свих локација би трајало дуже од времена потребног за освежавање. Због тога се уводи локални контролер динамичке меморије који ће, независно од захтева за упис или читање, да освежава садржаје свих локација. Освежавање се обавља адресирањем сваког реда и постављањем R=l, с тим што је за време освежавања онемогућен излаз (OE = 0), како би за време освежавања излаз DOUT био у стању високе импедансе. Савремене динамичке меморије су капацитета од 64Kx1 до 1Mx4.

У оквиру интегрисаног кола се налази и контролер освежавања који води рачуна о редоследу генерисања адреса за освежавање. Да би меморија била расположива за упис и читање садржаја, процес освежавања меморије треба да се обави у што краћем времену. У том циљу, динамичке меморије увек користе дводимензионо декодовање, а освежавање се обавља истовремено у свим ћелијама у једном реду. Такоде, у циљу снижења цене меморијског чипа, да би број спољних прикључака био што мањи, меморије се израђују са заједничким адресним улазима за избор реда и избор колоне. Пример организације меморије DRAM 64Kx1 приказан је на слици 8:

слика 8. организација меморије DRAM 64Kx1

слика 8. организација меморије DRAM 64Kx1

Меморија садржи 216= 65536 меморијских ћелија распоређених у матрицу од 256 редова и 256 колона. Свака од 256 колона садржи излазно-улазна кола. Адресирање меморијске ћелије се обавља на тај начин што се адресним улазима Ai кодује жељени број реда и сигналом RAS.L (row address strobe) се број реда уписује у регистар реда. Затим се истим адресним линијама кодује број колоне и сигналом CAS.L (column address strobe) се бинарно кодована адреса колоне уписује у регистар колоне. Контролним сигналом WE.L се дефинише приступ меморији ради уписа (WE.L = 0), или ради читања (WE.L = 1).

Регистар реда и регистар колоне имају задатак да памте делове адресе, све док оба дела адресе (линије AR0-AR7 и AC0-AC7) не буду спремна за приступ меморијској матрици. Тада декодер реда и декодер колоне формирају адресе, а преко управљачких линија активирају се линије података у одговарајућем смеру.

Бројач и контрола освежавања има задатак да генерише сигнале за освежавање у одговарајућим временским интервалима, истовремено онемогућавајући приступ меморији за време освежавања. Такође, води се рачуна да се, након завршетка освежавања целе меморије (ред по ред) провери има ли спољашњих захтева за приступ меморији – читање или упис, јер се и за време обраде тих захтева извршава освежавање садржаја ћелија којима се приступа.

Важно је уочити да се са само 8 адресних линија адресира меморија од 64 килобита, али је електроника која то обезбеђује релативно сложена и „гломазна“. Да би се адресирало 64 килобајта меморије потребно је повезати 8 оваквих ћелија. Приликом проширивања капацитета меморије (од 64 килобита на 64 килобајта) адресне линије се повезују паралелно, а сви CS сигнали (подељени на RAS.L и CAS.L) се истовремено доводе у свих 8 ћелија и истовремено се свих 8 поставља на исти напонски ниво како би свих 8 било изабрано истовремено. На овај начин повећава се само број линија података.

Advertisements

2 thoughts on “Динамичке полупроводничке меморије

  1. Повратни пинг: Оперативна меморија – Рачунари и програмирање

  2. Повратни пинг: RAM – Рачунари и програмирање

Оставите одговор

Попуните детаље испод или притисните на иконицу да бисте се пријавили:

WordPress.com лого

Коментаришет користећи свој WordPress.com налог. Одјавите се / Промени )

Слика на Твитеру

Коментаришет користећи свој Twitter налог. Одјавите се / Промени )

Фејсбукова фотографија

Коментаришет користећи свој Facebook налог. Одјавите се / Промени )

Google+ photo

Коментаришет користећи свој Google+ налог. Одјавите се / Промени )

Повезивање са %s